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Vérification de la qualité numérique des codes en arithmétique flottantes avec Verificarlo et Verrou par Eric Petit (Intel Corp.) et François Févotte (EDF)

Résumé :

L’évolution récente des systèmes HPC – parallélisme massif, cœurs tirant parti de la vectorisation, hiérarchies mémoire – et l’accroissement des capacités de calcul permettent la simulation à plus haute résolution de temps physiques plus longs. Ces avancées posent toutefois un certain nombre de défis au-delà de l’aspect programmation parallèle. L’un de ces enjeux est la validation et la portabilité de la qualité numérique des simulations.

Le résultat d’une simulation numérique subit plusieurs approximations effectuées lors de la modélisation mathématique depuis le problème physique jusqu’à la résolution numérique réalisée en arithmétique flottante. Les processus de Vérification et Validation (V&V) évaluent communément des erreurs liées à la modélisation, ainsi que celles provenant de la résolution approchée des modèles mathématiques. Cependant, les instabilités et pertes de qualité provoquées par l’utilisation de l’arithmétique flottante, et en particulier la propagation des erreurs d’arrondi, sont plus rarement étudiées. Pourtant, l’accroissement de la taille des calculs réalisés et la complexité des systèmes supportant l’exécution, amplifient de manière critique les effets de l’arithmétique sur la précision, la reproductibilité, et la stabilité des résultats des simulations numériques.

Ce séminaire introduit les éléments essentiels pour comprendre la problématique de l’utilisation de l’arithmétique flottante, et présente les outils Verificarlo et Verrou, qui visent à faciliter à travers des méthodes statistique le diagnostic et la correction des erreurs de calcul dans les codes de simulation industriels.